论文编号:JD167字数:19521,页数:63
摘 要
本设计实现多路数据时分复用和解复用系统。设计分为发端和收端,以FPGA作为主控核心。发端系统有三路并行数据输入:A/D转换数据,拨码开关1路和拨码开关2路。这三路数据在FPGA的控制下作为串行码分时输出。发端FPGA包括分频模块、复用模块和电压显示模块。在收端,串行数据进入F..
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