摘要：为获得高性能实时图像处理而是用两个多-DSP和FPGA得以中新颖改进的硬件系统被提出。主处理多-DSP和扩展-多-DSP电路的系统结构和工作原理将作分析。此系统的突出优点是通过高速连接口和串口来完成系统不同部分的通信，以次提高系统性能和计算能力。然而，嵌入式的实时操作系统(RTOS)将作详细介绍。在这个系统中，为实现并行处理算法，我们通过(RTOS)采用并行控制结构。实验结果表明，系统的开发周期短，并且维护方便。因此，它适合实时图像处理，并能得到满意的图像识别效果。
关键词：多-DSP；FPGA（现场可编程门阵列）；时是图像处理；实时操作系统；并联结构
1 简介
最近，实时图像处理系统已广泛应用在军事、医学、工业农业、实物和科研等领域。许多要求实时处理的应用领域要求尽量减小尺寸，降低功耗，降低价位等，另外要求能够现场修改。要满足现场修改中要求需要专用的硬件来解决，这种硬件可选择可编程数字信号处理器（DSP）及现场可编程门阵列(FPGAS)。DSPs和FPGASs不仅地功耗高性能，而且包括逻辑单元能直接与系统的其它部分相联接。
动态的可重复变成硬件提供可接受低价位高性能的可能性，当然它的应用领域包括图像处理。一个实际图像处理分析过程包括图像的预处理、检测、跟踪及识别。因此实时图像处理通常要求巨大的数据传输率和巨大的数据运算量。对于一般的CPU很难满足实时性的要求，因此我们用基于多-DSP和FPDA的并行处理系统来完成实时图像处理。这个系统在复杂的红外线背景下可以自动捕捉多个目标。
在这篇范文中，基于AD14060和FLEX10K50的高性能改进硬件系统将被介绍。此系统用双-DSP和FPGA作为核心的数字信号处理电路板。这个系统用多处理器连接高速连接口和串行接口来提高计算能力。根据我们的硬件系统操作系统提供核心能力促进可测量性，此系统在以后的发展循环中依据功能或性能要求来适应变化是重要的。
这个系统的设计和实现是由AD14060构造的基于分层体系结构的嵌入式实时图像处理系统，它具有小尺寸，轻便和可升级特点。RTOS不仅包括了任务管理、资源管理、芯片内部通信的功能，而且有芯片间的通信功能。实验性的结果表明此系统具有高的实时性和强的可靠性，因此在并行图像处理上获得令人满意的效果。
2 多-DSP和FPGA的介绍
2.1 多-DSP AD14060
AD14060是一个高性能32位浮点处理器，它采用扩展内部总线和流水线操作结构，执行速度高达每秒钟480million浮点操作。
在这款高性能DSP系列模块中，AD14060是最高档的，这款微处理器的核心也就是ADSP21060 DSP微机。AD14060的优势特点就是ADSP21060,一块AD14060包括SHARC-A、SHARC-B、SHARC-C、SHARC-D四部分。AD14060片内SRAM提供了16Mbit存储空间，及4Gigwords片外寻址空间。SHARCs的统一地址空间可以通过每一个SHARC内部存储器直接内部处理，换句话说，每一个SHARC通过简单的读或写多处理器的存储器合适的地址来访问其他的SHARC的存储器和I/O口。
AD14060接口是相互连接，因此4块SHARC之间可以直接通。在内部，每一块SHARC有一个接口相连，在外部，每一块SHARC总共有120Mbytes/s连接口带宽。
AD14060一同步串口特点提供低廉的接口对各种各样数字和外围设备。处理器在满时钟频率下，串口最大传输率40Mbit/s。
2.2 FPGA芯片
这篇范文中，我们用EPF10K50作为预处理FPGA，它是工业上第一台嵌入式可编程逻辑单元，并且可组合成片上系统。在EPF10K50内部，有28880个逻辑单元，360个逻辑列阵快和10个嵌入式列阵快及包括20480位RAM，310个可用I/O口，5000个典型门。这些资源足够可以完成许多复杂的操作。
EPF10K50配置在有Altera并行配置设备或由系统控制提供的数据存储器。我们用EPCI配置设备来配置EPF10K50并行数据流。在实时调试中，数据能从Altera’s BitBlaster 串行下载线上下载。EPF10K50可以通过设备重新设置和下载新数据来配置。因为重新配置要求不少于320ms所以实时变化在系统操作期间能够完成。
3 系统结构和工作原理
3.1 要求
在实时红外线图像处理系统中，电路板的体积是非常重要的方面，因此，电路板应尽可能的小。有时，要求印制特殊形状的电路板来满足特殊类型。系统的另一个要求实低的能耗。
对于有自动目标索取的算法要求有很高的处理能力，处理这种算法的系统的实时性要求系统有必要的运算能力。为了提高电路板的性能，另外增加一个多-DSP板是很容易的，因此，系统的计算能力很快的提高了，另外，系统的体积功耗也能满足硬件的要求。
通常实时图像处理有大量的操作和高的处理速度的特点。我们需要不同的处理方法来满足不同的应用场合。然而处理单元的结构依赖于特殊的应用场合。结合价钱和处理速度每一种应用要求不同的处理结构。所以具有可编程功能强大的硬件是令人满意的选择。在FPGA和DSP中，可编程的可能性将被完成。在这篇范文中，我们论述了基于AlteraFPGA flex10k50和一片模拟设备多-DSP AD14060应用改进后，模块及高平行技术完成图像处理的硬件结构。
3.2 系统结构
这种要求将导致主处理器多-DSP模块的设计由AD14060和flex10k50组成。在这个设计中增加了包括一片AD14060的外部多-DSP是比较容易的，以次来提高系统性能和计算能力。由于使用了FPGA,主处理器多-DSP模块能容易的适应不同的图像采集设备接口。硬件方框图如图1，它表明基本结构是由主处理器多-DSP模块和几块外部多-DSP模块组成。每个多-DSP模块包含一片AD14060，它运行所有计算及输入输出数据和中间结果的存储。每一个多-DSP模块多由局部存储器，因此避免了公用存储器总线冲突和最大限度的提高了DSP与存储器之间的通信，他从上位机上接受控制信号、信息及命令，并川地给上位机图像处理的结果。