误码仪接收模块的设计

摘 要

　误码率是检验数据传输设备及其信道工作质量的一个主要标。误码测试数据往往作为评判通信传输设备性能或系统传输质量优劣的依据。目前市面上的误码测试仪功能齐全，种类繁多,价格昂贵，根据用户的实际要求,本文开发设计了一种基于FPGA的误码测试仪。

根据2M误码测试仪系统功能的整体要求，给出了基于FPGA的2M误码测试仪的系统硬件结构和核心控制器FPGA内核的设计框架，此误码测试仪能够测试2MB/s速率的通信线路的误码性能。

在分析研究了传统误码仪的工作原理与结构，制定出以FPGA为核心的误码仪设计方案，提出采用FPGA来完成误码仪的控制，测试和显示模块一体化设计。本次设计内容主要是针对该测试仪的接收部分进行设计与分析研究。同时以Altera的QuartusII软件为开发平台，给出了接收部分模块的三个不同部分的电路原理图以及时序仿真波形图。

其中，接收部分包括：位同步模块、HDB3解码模块、灌码序列同步模块以及误码的检测。

由于基于FPGA进行设计，该误码仪具有再升级和可移植能力强、体积小等优点，具有较高的实用价值。

　　　

关键词：2M误码测试仪，FPGA内核设计，HDB3，VHDL编程，CPU

　　　

  ABSTRACT

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KEY  WORDS:  2M bit error rate tester, the FPGA core design,HDB3, VHDL programming, CPU

                       

目录

第一章  绪论 1

  1.1 研究背景及国内外研究现状 1

  1.2系统仿真所应用的技术 2

    1.2.1 FPGA技术 2

    1.2.2 FPGA和CPLD技术的概述 2

第二章  误码测试技术 4

  2.1误码的基本概念 4

    2.1.1误码简述 4

    2.1.2 误码性能参数 4

  2.2 误码检测原理 6

    2.2.1 误码信号检测原理 6

  2.3误码的测量方式 8

第三章  系统总体设计 9

  3.1 总体方案设计 9

    3.1.1系统需求分析 9

第四章  接收模块设计 11

  4.1 HDB3解码模块的设计 11

    4.1.1 数字通信系统中常用基带信号简介 11

    4.1.2 伪同步随机信码产生原理简介 13

    4.1.3 HDB3编码规则简介 15

    4.1.4 HDB3解码模块的设计 16

  4.2 位同步模块的设计 19

  4.3 灌码序列同步模块的设计 21

第五章  软硬件开发环境介绍 24

  5.1 FPGA简介 24

  5.2 FPGA硬件开发板介绍 24

  5.3 FPGA软件开发环境Quartus介绍 25

第六章  全文工作总结及展望 28

  6.1 全文工作总结 28

  6.2 展望 28

致谢 29

主要参考文献 30