FPGA的RS码编码电路设计

范文编号:DZXX380 范文字数:12582,页数:35

摘要

 随着越来越多的系统采用数字技术来实现，纠错编码技术也得到了越来越广泛的应用。无线通信中的信道误码，会导致传输质量的下降，影响正常的通信。要控制信道误码率，有两个办法：一个是用加大发射功率来提高信道的信噪比(SNR)，另一方法就是可以通过纠错编码的方法来解决。
 本文描述了数字通信系统中如何进行RS码编码的方案。该方案采用Max+plusII软件仿真实现了RS编码器功能,它不仅原理清晰，而且可以直观的表述编码效果。结果表明:应用Max+plusII软件模拟实现的[7，3，5]RS码编码器符合编码算法，达到编码的目的。
 本系统的开发工具是 Max+plusII。 通过Max+plusII模块设计和VHDL 编程，借用Max+plusII强大的逻辑仿真功能，把欲达到的目标和效果直观的表达了出来。
 
关键词：RS码，FPGA，编码器，VHDL，Max+plusII设计

ABSTRACT

 With more and more systems are realized through digital technology,error-correction coding is also wided used. The channel mistake yard in wireless communication, can cause to transmit quality drop .the communication  with normal influence. To control channel accidentally yard rate, there are two methods: One is to use to increase the signal-to-noise ratio that projects power to raise channel, another method is to be able to solve through the method of the coding of error correction.
 This paper has described how to  realize RS encoder in digital communication system. This scheme application Max+plusII software emulation have realized RS encoder function, it not only has distinct principle , and can be visual to describe coding effect. Show as a result: Apply Max+plusII [7，3，5]RS of software simulated realization yard encoder accord with coding algorithm, reach the purpose of the coding .
 The development tool of this system is Max+plusII. Through Max+plusII modular and VHDL programming, borrow Max+plusII the logic with powerful  emulation function, want the effect and goal that reaches visual have expressed come out.

Keywords：RS code, FPGA, encoder, VHDL, Max+plusII design.

目录

摘要 I
Abstract II
第1章 绪论 1
1.1 课题背景 1
1.1.1 历史及发展状况 1
1.1.2 应用现状 1
1.2 课题设计系统研究 2
第2章 开发环境及语言介绍 4
2.1 Max+plusII及VHDL语言简介 4
2.2 FPGA简介及设计方法概述 6
2.3 本章小结 9
第3章 RS码编码的基本原理 10
3.1 RS码定义 10
3.2 RS码的纠错能力 10
3.3 循环码的基本概念 10
3.3.1 循环码的定义 10
3.3.2 生成多项式及系统循环码 10
3.4 RS码的编码原理 11
3.4.1 RS码简介 11
3.4.2 RS码的时域编码 11
3.5 本章小结 15
第4章 RS码编码电路设计 16
4.1 整体设计思路 16
4.2 顶层电路图 16
4.3 输入信息元控制部分 17
4.3.1 具体电路逻辑设计 17
4.3.2 输入信息元控制部分控制信号VHDL实现 18
4.4 并串转换部分 19
4.4.1 具体电路逻辑设计 19
4.4.2 并串转换电路时序输出 21
4.4.3 并串转换电路控制信号VHDL实现 22
4.5 本章小结 23
第5章 系统在Max+plusII中的仿真结果 24
5.1 RS编码电路编辑与时序输出 24
5.2 数据验证 24
5.3 本章小结 25
第6章 结论 26
6.1 设计存在的优缺点 26
6.2体会与心得 26
致谢 28
参考文献 29
附录一 源代码 30

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