基于码速变换的循环码编码电路的CPLD设计

范文编号:TX339  范文字数:15863,页数:42

摘要

 现代通信作为信息传递和交换的手段，已成为信息时代的社会发展和经济活动的生命线。它克服了时间和空间的限制，使得大容量、远距离的信息传递成为可能。
 数字通信、数据传输、图象传输，计算机网络等数字信号交换和传输中所遇到的最主要的问题是可靠性的问题。于是需要码速变换电路即用到(7,4)汉明码编码电路。在纠错编码的过程中,关键问题之一是信息码传输速率的变换。因此,一个简单而可靠的码速变换电路在数字信息传输系统中是必不可少的。
 此次课题中我负责的是串行输入（7，4）汉明编码电路，奇偶校验位电路模块。设计运用的环境是ALTERA公司的Max＋PlusⅡ10.2，它能充分发挥原理图和硬件描述语言的优势。整个编码电路是采用模块搭建和VHDL语言编写两种方法实现。
 
关键词：码速变换电路，可靠性，汉明编码，奇偶校验，VHDL语言
ABSTRACT
 Modern Communication, as instrument of information transfer and information interchange,has become lifeline of social development and economic activity.It lick the limit of time and spare,which makes it possible to chansmit high-capacity and Sunday run information.
 The major problem of digital signal such as digital communication,digital transfer, image transmission and so on is reliability in interchange and chansmition we run into.And (7,4)hamming code electrocircuit has become useful. In the process of Error Correction of Coding,One of sticking point is to alternate information code’s transmission speed. Therefore, it is integrant to use a simple and reliable Code speed transform circuit.
  I am responsible for the issue of the serial inputing (7,4) Hamming code circuit, parity bit circuit module. Design environment is the use of ALTERA company’s Max + PlusⅡ10.2, it can give full play of the schematic diagram and the advantages of hardware description language. The entire coding circuit uses module structures and VHDL language to realize.
 
 Keywords: Code speed transform circuit., reliability, Hamming code，parity bit, VHDL language.
目录

摘要 I
ABSTRACT II
第1章 引言 1
 1.1 课题背景 1
 1.2 此次课题所要研究的内容 1
 1.3 拟研究方案 2
第2章 应用环境的介绍 3
 2.1 关于Max+plusⅡ的历史介绍 3
 2.1.1 Altera公司简介 3
 2.1.2 Max+plusⅡ简史 3
 2.2 Max+plusⅡ的技术特点 3
 2.3 Max+plusⅡ的主要功能介绍 4
 2.4 应用Max+plusⅡ的设计流程 5
第3章 编码的基本理论 7
 3.1编码的引言 7
 3.2线性分组码的概述 7
 3.3 循环码的概述 8
 3.3.1 循环码的定义 8
 3.3.2循环码的多项式表达 8
 3.4奇偶校验的概述 10
 3.5汉明码的编译原理 11
 3.5.1 汉明码的历史 11
 3.5.2 汉明码的编码 11
第4章 逻辑电路的设计 13
 4.1原理图输入的优点 13
 4.2设计思路 13
 4.3（7，4）汉明编码的逻辑电路设计 14
 4.4奇偶校验位的逻辑电路设计 17
 4.5（8，4）增余汉明码的编译原理 17
 4.6实时部分 19
 4.7时钟及控制信号的设计 19
 4.8整体电路的实现和时序分析 20
第5章 用VHDL实现编码电路 23
 5.1关于VHDL语言的引言 23
 5.2 VHDL语言的特点 23
 5.3 VHDL语言的结构和主要设计方法 24
 5.3.1 VHDL语言的结构及设计流程 24
 5.3.2 VHDL语言的设计方法 25
 5.4 设计与仿真中几个核心问题的研究 25
 5.5 编码电路的VHDL语言实现 26
 5.6（8，4）增余编码电路的VHDL语言实现 26
 5.7控制模块的VHDL语言实现 29
 5.8整体编码电路的VHDL语言实现 33
第6章 结束语 36
致谢 37
参考文献 38

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