示即为CLOCK频率的二进制的分数，输出频率和相位噪声由
该时钟定义。
FESELECT:频率选择输入端，FESELECT 控制频率寄存器FREQ0Z或FREQ1在相位累加器中的使用。频率寄存器的使用选择可通过引脚FESELECT 和位FSEL完成。当FESL位被用来选择频率寄存器时，引脚FSELECT位应连接到CMOS高电平或低电平。
LOAD:寄存器负载，高电平有效。这个引脚和TC0---TC3联合起来控制负载选择串行寄存器还是并行寄存器。
TC0---TC3:传输控制地址总线，数字输入。地址决定了源寄存器和目的寄存器。源寄存器可以是串行的，也可以是并行的。目的寄存器可以是一下任意一个：COMMAND REG , FREQ0 REG ,
FREQ1 REG , PHASE REG 或者IQMOD REG. 。TC0---TC3的值在LOAD上升沿有效，并且在LOAD处于高电平时值一直不变。控制命令寄存器只能通过并行寄存器写入命令。
：片选端，低电平有效。和联合起来控制正在写入命令的并行寄存器。
：写操作引脚。低电平有效。和联合起来控制正在写入命令的并行寄存器。
D7－D0：数据总线，数字输入端。这些是写入32位并行寄存器数据时候的低16
位数据。通过一个8位的或者16位的MPU/DSP接口来设置这些数据总线。
D15－D8：也是数据总线，数字输入端。这些是写入32位并行寄存器数据时候的高16位数据。当只有8位操作的时候，D15－D8应该就接地。
SCLK：串行时钟输入，数字输入端。和SDATA共同作用，用来同步写入32
位串行寄存器的数据。
SDATA：串行数字输入端。串行数据在SCLK上升沿送入，
SLEEP：睡眠控制模式，高电平有效。该引脚将AD7008设置为低功耗模式。
当关断DAC电流源时，内部时钟也将失效。通过COMMAND REG
的控制命令字也可以将AD7008设置为睡眠模式。
RESET：复位键，高电平有效。清空COMMAND REG和所有调制寄存器的
内容，置为零。
TEST：测试模式。一般该管脚置空。
4.3 AD7008的工作原理以及它的电路结构
4.3.1工作原理
正弦波波形的表达式为a（t）＝sint。显然，它们是非线性的，而且很难
通过电路实现，除非分段构造。另一方面，角信息本身是线性的。也就是说,相位角在每个单位时间内以某一固定角度旋转。角速度取决于信号的频率，公式为=2f 。
图4.3.1
已知正弦波的相位是线性的，而且有一个基准时间间隔（始终周期），因此，对于该周期，可给出相位旋转的周期的明确定义，其表达式为
即：
可以解得f，将基准周期
AD7008芯片输出就是建立在这个简单的等式基础之上，简易的DDS芯片可通过三个主要的子电路实现这个等式。
4.3.2 电路说明
NCO脉冲相位调制器
它是由两个频率选择寄存器，一个相位累加器和一个相位偏移量寄存器组成。主要元件是32位的相位累加器。连续时间信号有一个0－2的相位范围。超过这个范围以外的数，对于正弦函数是周期性的变化。采用数字方式实现正弦函数曲线也是与此相同的。累加器只是简单测量相位数的范围，并送出一个多位数字号。AD7008的相位累加器是一个32位累加器。因此，对于AD7008，就有2＝232。同样，△Phase的范围为0≦△Phase≦232－1。有如下计算公式：
例如，输入一个时钟频率为50MHz和相位控制字为D51EB852信号，则根据公式得到：
相位累加器的输入可以通过FREQ0或者FREQ1来选择，并且被FSELECT引脚控制。
正弦和余弦查询表
为了使输出有用，就必须由相位信息转化为正弦曲线值。因为是将相位信息直接转化成振幅，SIN ROM将数字相位信息当作查表地址使用，并将相位信息转化成振幅。数据中只有32位里面的12位作为这个用途，剩下的20位用作频率操作以及优化相位转化成振幅的质量。
DAC模数转换器
AD7008包含一个高阻抗电流源的10位DAC，有能力驱动一个较宽范围的负载。满刻度输出电流可以通过一个使用外接的一个电阻来调整，以满足电源和外接负载需求。
DAC能够被设置为单端或差动工作模式。在单端模式下可以与AGND直接相连。也可以作为输出电压信号，这个时候必须加一个负载在上。
与DSP芯片接口和与微机接口
AD7008包括一个32位的并行寄存器和一个32位的串行寄存器。通过加载引脚LOAD和控制引脚TC，我们可以设置加载到调制寄存器的数据的来源——我们想要的任何一个集中寄存器（并行的或串行的）。控制命令寄存器只能通过并行寄存器加载数据进去。然而，在很多实际应用中，很多应用都要求并行和串行接口同时使用。
在工作过程中，当LOAD上升时，TC0—TC3的数据必须保持不变，当LOAD处于高电平的时候，TC0—TC3数据就改变不了。只有在LOAD为低电平的时候才可以重新写入。
DSP和MPU都容许通过将数据加载到并行寄存器中。在每一个写操作的末
端，并行寄存器的位数在这个时候才能变化――16位或者8位（取决于CR0的值），新的数据就在这个时候加载到它的低位去。因此16位的数据通过2