等精度数字频率计的设计和分析开题报告(一)

1、本课题的研究意义，国内外研究现状、水平和发展趋势
 基于传统测频原理的频率计的测量精度将随着被测信号频率的下降而降低，在实用中有很大的局限性，而等精度频率计不但有教高的测量精度，而且在整个测频区域内保持恒定的测试精度。
 随着电子技术的高速发展，CPLD的出现以其高速、高可靠性、串并行工作方式等突出优点在电子设计中广泛应用，并代表着未来EDA设计的方向。CPLD的设计采用了高级语言（如VHDL语言），进一步打破了软硬件之间的界限，加速了产品的开发过程。采用先进的CPLD（复杂可编程逻辑器件）取代传统的标准集成电路、接口电路也是电子技术发展的必然趋势。CPLD由于采用连续连接结构，易于预测延时，从而使电路仿真更加准确，可用于各种数字化是电子设计的必由之路也是必然的发展趋势。随着科技的不断发展，单片机的也暴露出了两大突出缺点：串行工作特点决定了它的低速性和程序跑飞、不可靠复位决定了它的低可靠性。
 EDA(电子设计自动化) 代表了当今电子设计技术的最新发展方向,它的基本特征是:设计人员按照“自顶向下”的设计方法,对整个系统进行方案设计和功能划分,系统的关键电路用一片或几片专用集成电路(ASIC) 实现,然后采用硬件描述语言(HDL) 完成系统行为级设计,最后通过综合器和适配器生成最终目标器件。当今小型电子功用设备设计中,结合FPGA 和单片机技术是开发常用仪器仪表的主流。应用这种技术可使设计过程大大简化,也有利于减小产品体积功耗。在电子工程,资源勘探,仪器仪表的等相关应用上,频率计是工程技术人员必不可少的测量工具。数字逻辑系统的设计。灵活运用CPLD高速、高可靠性以及可编程性强等特点，可有效地突破传统的电子系统中由来已久的设计瓶颈，使这些系统的性能大幅度的提高。此外，利用CPLD进行数字系统设计可大大缩短设计周期，大幅度的减少设计费用，降低设计风险。采用HDL（硬件描述语言），例如VHDL或Verilog HDL可方便快捷地对程序进行修改，从而使系统升级更容易，使产品快速上市,并易于满足用户的要求,强大的I/O功能也是CPLD的一大优势,对于数据吞吐量比较大的数字系统可用CPLD来完成数据搬运。频率测量系统综合采用测频法和测周期法,使两者的测量带宽得到了互补,而且采用了延时为纳秒级的CPLD来实现，从而极大的提高了系统工作带宽和系统测量精度.此外,由于采用了全数字化设计，系统稳定可靠，抗干扰能力强，符合现代电子技术发展方向.采用VHDL设计CPLD,系统设计简单易行,而且十分易于升级.
  采用VDHL 编程设计实现的数字频率计, 除被测信号的整形部分、键输入部分和数码显示部分以外, 其余全部在一片FPGA 芯片上实现, 整个设计过程变得十分透明、快捷和方便, 特别是对于各层次电路系统的工作时序的了解和把握显得尤为准确, 而且具有灵活的现场可更改性。在不更改硬件电路的基础上,对系统进行各种改进还可以进一步提高系统的性能和测量频率的范围。该数字频率计具有高速、精确、可靠、抗干扰性强、而且可根据需要进一步提高其测量频率的范围而不需要更改硬件连接图, 具有现场可编程等优点。
     随着单片机技术发展的日趋成熟,对电信号的测量精度要求越来越高,大部分频率计均采用普通门电路或可编程逻辑器件PLD 作为信号处理系统的控制核心,存在结构复杂、稳定性差、精度不高的弊端. 在邹道生发表的范文“多功能数字频率计的设计”一文中，采用单片机技术,结合外围电路,设计的“多功能数字频率计”可较好的解决这个问题. 该频率计的特点是: (1) 使用单片机智能控制,无须换档就可对20 Hz～100 MHz 信号进行测量,其显示结果可自动转换单位; (2) 可测量电信号的周期、频率、脉宽、占空比,测量精度高(误差小于0. 001 %) . 可广泛应用于电子实验室、电子企业及科研场所。
  

2、本课题的基本内容，预计可能遇到的困难，提出解决问题的方法和措施

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