这种方案的缺点在于减小了输出带宽：一级DDS的输出带宽为f1/2，级联情况下的输出带宽为f1/8。下面介绍另一种级联方案。
第二种方案：取K1 = x• ，K2 = y• ，其中x、y为区间[1， ]内的任意整数，当x、y都为奇数时（或具有相同偶数因子时），要求x y。输入输出频率关系为：f2 = f1•K1/ = f1•x/ ；f3 = f2•K2/ = f2•y/ ；故f3 = f1•x•y / = f1•λ/ ，从此式可以看出，级联后两级DDS在输入输出频率关系上可等效成一个累加器位数为2W，频率控制字为λ的DDS（λ的取值区间为[1， ]）。由于K1和 K2取值受限，根据前面分析，这种方案中DDS1工作在第二种状态，输出杂散为无相位舍位条件下的幅度量化杂散，DDS2也工作在第二种状态，输出中含有无相位舍位条件下的幅度量化杂散和由时钟信号（DDS1输出信号）引起的相位噪声。和第一种方案相比，这种方案的特点在于：
方案在保证DDS2低杂散输出的前提下，通过抑制DDS1相位舍位杂散的输出降低了DDS2输出信号中的相位噪声。在第一种方案中，DDS1输出信号中含有相位舍位杂散，由于相位舍位杂散水平通常远高于幅度量化杂散水平，这时DDS1输出信号的时域触发特性并非特别理想，用它作时钟信号就难以把DDS2输出信号中的相位噪声降到很低的水平；而在这种方案中，DDS1的输出杂散为无相位舍位条件下的幅度量化杂散，此杂散不仅水平很低，而且杂散能量主要集中在3f2，5f2，7f2……附近，不会过分影响DDS1输出信号对DDS2相位累加器触发时间的等间隔性，这样，相对第一种方案就会大大降低DDS2输出信号中的相位噪声，加上DDS2也工作在无相位舍位杂散的状态，因而这种方案同时保证了输出的低相噪和低杂散。从DDS对时钟相位噪声和杂散的改善关系公式 可知， K2值越小，DDS2对时钟杂散的改善状况就越好，为了同时使DDS2输出杂散信号e2（n）的周期U尽可能大（根据前面结论，U越大，e2（n）频谱中能量最大的杂散频点处的能量就越小），当x、y都为奇数或具有相同偶数因子时，方案中要求x y。
这种方案的不足之处在于：一 可输出频点的个数比非级联情况下要少。由于λ不能取尽区间[1， ]内的所有整数（大于 的质数和一些因子大于 的合数是取不到的），故可输出频点数小于 。二 频率分辨率不是一个定值。级联后在低频输出区间频率分辨率可达f1/ 量级，但因λ的取值特点所限，它随输出频率的增大而降低。
在对无相位舍位条件下的幅度量化杂散进行仿真的基础上，我们对第二种方案中的输出杂散和相位噪声进行了仿真，表1给出N = 24，B = 9，K1 = 6555• 时的一组仿真数据，表中值为DDS2输出频谱中能量最大的杂散频点处能量对应的信杂比（dB）。
表1：杂散频点处能量对应的最大信杂比
L K2 = 23•
K2 = 552•
K2 = 2208•
K2 = 8832•
10 83.26 82.19 74.29 72.93
12 99.33 92.12 87.51 83.35
表2给出另一组仿真数据（参数同上），表中值为DDS2输出频谱中幅度量化杂散和相位噪声总能量对应的信杂（噪）比（dB）。
表2：杂散和相位噪声总能量对应的信杂（噪）比
L K2 = 23•
K2 = 552•
K2 = 2208•
K2 = 8832•
10 61.70 61.52 61.59 61.35
12 73.91 74.02 73.76 73.55
结束语：DDS对时钟相位噪声和杂散的改善是DDS级联方案的理论依据之一，文中给出了理论上的改善关系公式： ，但实际中DDS的输出相位噪声是达不到这一指标的，这是因为DDS的相位噪声还决定于芯片内部的集成工艺水平和外围电路噪声，所以在实际DDS的设计中，应仔细考虑印制板的布线布局，尽量避免电源和数字切换噪声与时钟输出信号的耦合。如果以上问题能够解决，我们甚至可以将两级DDS集成在一个芯片上，开发新的DDS产品。
参考文献：
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