摘要 级联是一种通过抑制相位舍位误差来降低DDS输出杂散的设计方案。本文首先对DDS的相位舍位杂散和无相位舍位条件下的幅度量化杂散进行了分析和仿真，通过两者在杂散水平和频谱特性上的对比为级联方案的可行性提供理论依据，在此基础上给出两种级联方案，并对方案进行了研究和输出仿真。
关键词 直接数字频率合成 相位舍位杂散 幅度量化杂散 级联
引言
直接数字频率合成（DDS）是现代数字信号处理理论与微电子技术相结合而产生的一种新的频率合成技术，它具有频率分辨率高、相位变换连续、频率转换速度快、相位噪声低等突出优点，近些年在线性调频、扩频和跳频、多普勒响应模拟等领域得到了广泛应用，并已成为宇航、通信、雷达、电子战等系统中频率合成的首选。但是，输出杂散较大是DDS的一个重要不足，它限制了DDS的进一步应用和发展，当前，杂散分析与低杂散设计是DDS研究的主要课题。杂散分析是低杂散设计的理论前提，在对相位舍位杂散的分析上，国内外学者做了大量卓有成效的工作，并得出了比较一致的结论，而关于幅度量化杂散和DAC转换误差杂散目前还缺乏比较系统和精确的分析。在低杂散设计方面，有两类方法比较典型，一类是优化波形存储表法，另一类是修正DDS结构法，这两类方法各有所长并都能有效降低DDS输出杂散，但目前DDS低杂散设计的性能仍不能满足它在某些领域应用中的要求。
本文提出的级联方案是一种通过限制频率控制字的取值来抑制相位舍位误差并利用级联来提高可输出频点和频率分辨率的设计方案，这一方案的理论依据有两个：一是无相位舍位条件下幅度量化杂散的杂散水平和频谱特性，以及它同相位舍位杂散的对比；二是DDS对时钟相位噪声（或时钟杂散）的改善。文中对DDS的输出杂散特别是无相位舍位条件下的幅度量化杂散进行了分析和仿真，利用得到的结论对给出的两种级联方案进行了研究论证。
1 DDS的杂散对比
1.1 DDS的工作原理与杂散来源
如下图，DDS有四个基本组成部分：相位累加器、只读存储器（ROM）、数模转换（DAC）
及低通滤波器（LPF），通常DAC之前的部分被称为数控振荡器（NCO）。DDS的工作实质是用累加器以参考时钟信号的频率fc对正弦相位进行可控等间隔采样，然后通过ROM查表将相位采样值变换为正弦幅度值，幅度值序列经DAC转换后成为时间连续波形，再经LPF滤波即为输出信号。其中频率控制字K是每个时钟周期内相位累加器的累加值，它决定了相位采样间隔，设相位累加器的位数为N，，则时钟频率fc与输出信号频率f0的关系为：
f0 = fc•K/
若不考虑时钟的影响，DDS输出杂散的来源有以下三个：一、相位舍位。在实际DDS中，为了压缩ROM的容量，一般只用相位累加器的高W位来对其进行查表，而将低B位的相位值舍去（B = N - W），这样查表得到的正弦幅度值中就会含有相位舍位误差。二、幅度量化。由于ROM要对模拟幅度值进行量化后才能输出，因而会引入幅度量化误差，ROM输出位数L越大，此误差越小。三、DAC的非理想特性。DAC的有限分辨率、非线性特征及转换速率等非理想转换特性都会影响DDS输出频谱的纯度，尤其是DAC的非线性特征增加了f = m•f0 ± n•fc（m ，n = ±1，±2 …）处的杂散，目前国内外还没有找到一个通用的数学模型来对DAC转换误差进行精确计算。以下我们主要讨论相位舍位和幅度量化引起的杂散。
1.2 DDS杂散的综合分析与对比
首先设K = X• ， g = = = ，则上面DDS可以等效成一个频率控制字为X ，累加器位数为M = N－r ，累加器舍去位数为A = B－r（r≥B时，A = 0）的DDS。若累加器的初始相位为零（以下均假设初始相位为零），则在t = n•Tc时刻（Tc为时钟周期），均匀量化条件下ROM的输出信号s（n）为：
S（n）= （1）式
S（n）中存在着由相位舍位和幅度量化引起的两种杂散信号，其中由相位舍位引起的杂散信号P（n）为：
P（n）= （2）式
由幅度量化引起的杂散信号e1（n）为：
e1（n）= （3）式
由相位舍位和幅度量化共同引起的杂散信号R（n）为：
R（n）= P（n） + e1（n）=
（4）式
当K = m• 时，等效DDS的累加器舍去位数A = 0，ROM的输出中不存在相位舍位杂散信号，在t = n•Tc时刻，由幅度